|意外的耦合问题越来越多( 二 )

电源完整性继续恶化。 “在未来，我们将通过电力输送网络看到更多的耦合，特别是在新节点和/或堆叠系统中， ” Fraunhofer IIS 自适应系统工程高级系统集成组组长兼高效电子部门负责人 Andy Heinig 说师。 “在一个集中的外部供电网络中， A 块可以影响 B 块，而噪声是由开关活动产生的。较低的电源电压、较小的净空和较长的电源与堆叠系统中的晶体管之间的距离会增加该问题。为避免此类问题，可以使用更多的模拟——以及具有更多电源调节器的新架构。 ”
先进的封装给引脚可用性带来了额外的压力。 “你有电源线，每条电源线都有自己的 dI/dt 活动，正在遍历所有这些信号， ”Thiagarajan 说。 “当我们谈论更小、更密集的芯片时，芯片内的不同块之间正在发生越来越多的电源共享。主要目的是减少您的芯片级引脚数，但在此过程中，这些共享的电源网格和电线现在是频率和动态瞬态事件的载体，由它们自己的电路负载决定。这些现在成为附近任何信号的影响者。 ”
电源本身也在发生变化。是德科技电力电子设计软件产品经理 Steven Lee 说：“宽带隙半导体有新技术，使用碳化硅、氮化镓和氧化镓. “正因为如此，电力电子不再以几十千赫兹的频率运行。在某些设计中，我们可能超过了数百千赫兹。随着开关速度的提高，电容器变得更小，电感器变得更小。但是随着这些更高的开关速度，板上的电感器开始成为电压尖峰的更多问题。虽然您可以实现更小的尺寸，但噪音因素（噪音的可能性）变得更大。您必须平衡这项新技术的利弊。这些宽带隙技术有一个学习曲线，更高的开关速度带来了一组非常好的更小的组件。但与此同时，由于电路板上的寄生电感，每个人都看到了更高水平的辐射噪声和电压尖峰问题。 ”
较新的问题
有一些问题没有被工具很好地理解或处理。例如， 3D 系统中多个裸片的热问题，或由频率增加引起的问题。
虽然数字频率在近二十年内一直保持不变，但模拟电路却并非如此。 “ SerDes不断突破新的界限， ”Thiagarajan 说。 “如果你采用 PCI 甚至 DDR ，这些频率会不断上升。现在你已经让这些频率在整个芯片上飞来飞去，这给关键信号增加了更多的耦合问题。有模拟信号，例如控制电压的 VCO ，或被认为是许多电路的稳定参考电压的带隙电压。这些对于系统的运行至关重要。如果这些受到这些高频信号的影响，接下来你就会知道你有一个不稳定的 PLL 或 DLL ，这可能会扰乱芯片内的整个生态系统。 ”
随着越来越多的芯片彼此靠近放置，问题变得更加严重。 “运行频率/速度持续增加， ”Hess 说。 “虽然在物理尺寸方面相当小，但从电气角度来看， 3D-IC设计实际上非常大，因此非常复杂。为实现一次成功，设计要求对实际电路布局进行整体模拟，而不是切片、切块和神奇地重新组装。 ”
“根据实际用例，尽可能准确地验证模拟组件至关重要， ”Fraunhofer IIS 自适应系统部工程高级混合信号自动化组经理 Benjamin Prautsch 说。 “其中包括数字微调和/或控制方案、工作点和性能的漂移、切换负载条件或从一个组件到另一个组件的反馈效应或来自封装的影响。对用例、模拟组件和数字组件之间的这些交互进行早期建模是在设计过程早期识别意外行为的关键，从而在设计细节时产生更好的概览并降低风险。 ”
虽然在过去，数字电路对模拟产生不利影响很常见，但这个问题已经变成双向的。 “如果有任何 EM 辐射来自运行在 16GHz 或更高频率的模拟线，它将被本地数字电路接收， ”Movellus 的 Faisal 说。 “根据您拥有的噪声容限，它可能会导致问题。如果您查看数字设计现在是如何关闭的，您会进行非常核心的可靠性和 EM 仿真，然后将其引入时序收敛。同样，对于电源完整性分析，您可以将其引入时序收敛中，以确保您的数字电路能够按设计运行。 ”