Imec 预计GAA/nanosheet 和 forksheet 晶体管（在最基本的层面上 ， GAA 的更密集版本）将持续通过 A7 节点 。 互补 FET (CFET) 晶体管将在 2032 年左右到达时进一步缩小尺寸 ， 从而实现更密集的标准单元库 。 最终 ， 我们将看到具有原子通道的 CFET 版本 ， 这将进一步提高性能和可扩展性 。
正如您在最后两张幻灯片（由 ASML 在活动中展示）中所见 ， 标准 DUV 为我们带来了 100 MTr/mm^2（每平方毫米兆晶体管 ， 一种密度测量） ， 而今天的 0.33NA 将推动行业发展至 ~500MTr/mm^2 。 即将推出的高 NA 机器将需要在 2nm 上将其提高到 ~1000 MTr/mm^2 ， 并且可能通过多图案化来超越 。
Imec 的 BEOL 'Scaling Boosters' 路线图







进一步提高晶体管密度和性能特性也将需要增强的后端 (BEOL) 工艺 。 BEOL 步骤侧重于将晶体管连接在一起 ， 以实现通信（信号）和电力传输 。
Imec 将这些二次密度提高技术称为“缩放助推器” ， 因为它们有助于提高晶体管密度和性能 ， 即使它们与晶体管的尺寸/位置没有直接关系 。 背面配电是将功率带入芯片背面的一项关键进步 ， 英特尔已经宣布了自己的这种技术版本 ， 称为 PowerVIA 。 这种技术通过晶体管的背面将晶体管的所有功率直接路由到晶体管 ， 将功率分配到晶体管的背面 ， 而数据传输互连保持在另一侧的传统位置 。 分离电源电路和数据承载互连改善了电压下降特性 ， 允许更快的晶体管开关 ， 同时在芯片顶部实现更密集的信号路由 。 信号传输也受益 ， 因为简化的布线可实现更快的导线 ， 同时降低电阻和电容 。 Imec 坚信背面供电将延伸到所有领先的芯片 ， 并且已经在这项技术上研究了五年 ， 创造了自己独特的专利背面供电技术 。 自然 ， 热量可能成为背面功率传输的一个问题 ， 因为晶体管将在通常散热的硅一侧放置金属层 。 尽管如此 ， imec 告诉我们 ， 使用的金属（目前是铜）足以散热以减少影响 。 但是 ， 需要进行一些设计考虑以适应这种技术 。
路线图的进一步改进包括用于互连的直接金属蚀刻技术 ， 以及具有气隙的自对准通孔 。 互连 ， 即实现电力传输和通信的细线 ， 已成为扩展的最大障碍之一 。 随着时间的推移 ， 这个问题变得越来越明显——这些导线的宽度只需几个原子厚 。 Imec 还在研究替代铜的新金属 ， 其中石墨烯是候选金属 。
Imec 还在研究系统技术协同优化 (SCTO) 技术 ， 例如 3D 互连和 2.5D 小芯片实现 。 缺乏用于 3D 芯片设计的电子设计自动化 (EDA) 软件是阻碍更广泛行业采用的主要障碍 。 Imec 正在与 Cadence 合作 ， 以启用可简化 3D 设计过程的高级软件 。
延伸到 2030 年以后更广阔的视野 ， 我们看到 imec 设想新材料将取代硅和 2D 原子通道的出现 。 Imec 还认为 ， 随着行业无情地转向量子计算 ， 基于磁性的门可能会成为一种替代方案 。
原文：
https://www.tomshardware.com/news/imecs-sub-1nm-process-node-and-transistor-roadmap-until-2036-from-nanometers-to-the-angstrom-era