日本|日本半导体厚积薄发：欲在十年内量产2nm 2nm|日本半导体厚积薄发：欲在

据报道，东京电子前首席执行官、日本政府芯片行业咨询小组的成员Tetsuro (Terry) Higashi日前表示，日本必须在十年内实现 2nm 量产。
他进一步指出，日本应该在下一个财政年度提供税收减免，以在未来十年内产生 880 亿美元的投资，以振兴国内芯片制造。
之前，日本政府批准了 68 亿美元的补充支出。“我预计这种资金水平至少会在未来几年继续下去，”Higashi 告诉彭博社，“如果没有政府的初始投资，我们将无法达到私营公司投入资金的地步。政府将必须发挥核心作用，直到事情确定下来。”
日本今年将振兴芯片产业列为国家项目，目标是到 2030 年将国内半导体公司的年收入提高约三倍，达到 13 万亿日元（1140 亿美元）。
日本的2nm雄心
在去年五月，就有外媒报道日本政府正在寻求吸引国外优秀的芯片制造商能赴日本建立圆晶工厂，以促进日本在半导体行业的发展。台积电后来也做了决定，虽然是28nm工艺，但也是个好的开始。
媒体在今年一月的报道也指出，台积电将与日本经济产业省成立合资公司，在东京设立先进封测厂。而根据《日刊工业新闻》报导，台积电是要在日本茨城县筑波市新设技术研发中心，研发中心包括晶圆制程及3D封装。从过往的报道看来，日本的这个决定也是有其背后的考量的。
因为晶体管微缩受限，过去多年在业界就存在一个观点，那就是借用先进封装可以继续推进芯片性能的提升。而台积电在去年九月更是推出了其3D Fabric平台，将SoIC、CoWoS、InFO等技术家族囊入其中，能串联高频宽存储、异构整合和3D堆叠，以提升系统能耗，并缩小面积。台积电研发副总余振华也以TSMC的SoIC技术为例，讲述他们这个平台的优势。
他指出，这个技术可将低温多层存储堆叠在逻辑芯片上，帮助延伸摩尔定律。而公司现在已成功将4层、8层与12层低温多层记忆体堆叠在逻辑芯片上，其中12层总厚度更是低于600微米，这让公司在未来可以实现堆叠更多层的可能。
虽然日本已经紧抱台积电，为未来发展先进芯片制造做好了一部分准备。但从日前的新闻看来，日本的野心并不止于此。
日经新闻的最新报道指出，日本经济产业省最快在本周内，会召开与日本半导体产业有关的检讨会，除了会探索瑞萨电子工厂火灾对汽车生产的影响，以及汽车业供应链不稳定的隐忧外，日本政府还计划府着眼朝着数字化发展的当前经济，让半导体供应链体质更加强韧，并从经济安全保障等观点，重新拟定中长期的政策。
日经进一步指出，日本政府将提供资金支持、协助日本企业研发2nm以后的次世代半导体制造技术。
为实现这个目标，他们除了继续保持和台积电、Intel等半导体大厂进行大范围的意见交换来进行研发外，他们还将与佳能、东电、SCREEN等本土设备巨头携手，重振日本在先进研发方面的实力。
据报道，这支该获得经产省资金援助的研发团队目标在2020年代中期确立2nm以后的次世代半导体的制造技术，并设立测试产线，研发细微电路的加工、洗净等制造技术。
厚积薄发的底气
正如文章开头所说，虽然日本没有先进的晶圆厂，但他们在先进工艺的上游有很重要的布局。以现在炙手可热的EUV光刻为例，虽然大家都知道全球目前荷兰公司ASML能提供领先的EUV光刻机。但在半导体行业观察之前的报道中，我们可以看到日本公司在这个领域多个环节的实力。
首先来看缺陷检测设备，如果作为原始电路板的光掩模中存在缺陷，则半导体的缺陷率将相应增加。最近几年需求增长尤其旺盛的是EUV光罩（半导体线路的光掩模版、掩膜版）检验设备，在这个领域，日本的Lasertec Corp.是全球唯一的测试机制造商，Lasertec公司持有全球市场100%的份额。