高通|高通被人骂了两年火龙到底是谁的锅？( 二 ) 芯片|发热|高通被人骂了两年火

这俩工艺和之前的区别，简单来讲就是从二维拓展到三维。
增大了接触范围，能够更好的控制漏电。
不过吧，可能是出于保守和以及工艺验证的原因，目前还没人用上 GAA。
所以目前没得选，大家的 5nm 就只能继续用着老工艺 FinFET。
缝缝补补来硬抗这漏电问题。
【高通|高通被人骂了两年火龙到底是谁的锅？】
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到底是工艺不行么？
那既然大家都是硬抗这漏电，那为啥隔壁人家隔壁苹果就可以把能耗比控制的那么好？
这就不得不提广为人知的第一个背锅侠了：

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和苹果不同，高通这两代的 SoC 都是找三星代工生产。
别看三星，台积电啊都称呼自己的技术叫 5nm。
但是在如今 FinFET 的时代，工艺的名称和芯片的物理参数其实并没有直接对应，更像是一种技术节点的称呼。
这两家 5nm 工艺做出来的晶体管密度差距，里面甚至还能塞下一个英特尔的 14 nm。单从晶体管密度来说，台积电的 5nm 工艺可以做到在每立方毫米里摆下 1713 万个晶体管，也就是 171.3 MTR 。

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而三星的 5nm 却只能做到 126.5MTR 的水平。
在这里我提一点额外的小知识，之所以在晶体管密度上有这些差别，这和两家厂商的技术迭代路线有关。

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我们长话短说，对台积电来讲，我们可以理解成台积电的 7nm -> 5nm 是一次完整的技术迭代路线。
另一边的三星则是激进了许多，在他们的计划中，可能 7nm -> 3nm 才是一次完整的技术迭代，他们打算首发直接在 3nm 工艺上全新的 GAA 。
所以对于三星来讲，它的 5nm 工艺相比自家的 7nm 进步就略显保守。
不过说实话，从单个晶体管的角度来讲，这点差距其实也还好。
还有人认为三星工艺的良品率也值得说道说道。
前俩月，一个新闻把托尼给看笑了。。。

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不是，你良品率为啥低，你居然自己心里没数？？？
根据 @wccftech 报道，三星晶圆代工部门在 4nm 制程上的良品率只有 35% 的水平。
而还在研发中的三星 3nm GAA 技术良品率更是仅仅 10%~20% 的水平。

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根据 DigiTimes 报道，三星在 5nm 、 4nm 、 3nm 工艺上都存在着良品率谎报的情况。
咱甚至不清楚，现在这个良品率是谎报前，还是谎报后的数字。
也不知道是不是这个原因，吓得高通决定把 4nm 的 8 Gen1 plus 来交给台积电来代工。

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哦对了，那么隔壁台积电的 4nm 工艺良品率是多少呢？
70%。。当然了，我们在这儿分析工艺和密度差距，只能说算是在旁敲侧击的推理三星和台积电工艺的差距。

高通|高通被人骂了两年火龙 到底是谁的锅？( 二 )

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